1권의 여는 글에서도 집필 시작 전에 많은 고민이 있었다고 했는데 지금도 변함이 없습니다. 여전히 저는 그저 한 사람의 학습자이고, 기존 기술을 배우고 활용하는 데 중점을 두어왔기 때문입니다. 세상에 없던 기술을 만들어내어 기술 문서와 책을 통해 리드하거나 계몽하는 사람도 아닙니다. 또한 시중에는 Arm에 대한 전문 서적들이 많이 나와 있습니다. Arm 웹사이트에 가면 Arm의 마이크로 아키텍처에 대한 자세한 설명도 있고, Arm 코어를 이용하여 SoC를 만들 때 고려해야 할 사항들과 최적화 기법 등 수많은 내용이 있습니다. 책을 쓰는 순간 Technical Document보다 구식이 될 수 있는 요즘 세상이므로, 최신 기술과는 거리가 먼 제가 책을 쓰는 데는 그만한 용기가 있어야만 했습니다. 하지만 이 책이 구별될 수 있는 이유는 아래와 같습니다.

- 초보자들이 어떻게 Arm IP에 접근할 수 있는지 알려주기 때문입니다

- 어떻게 Arm Cortex-M0 SoC를 하드웨어로 구현할 수 있고, 어떻게 소프트웨어와 연동할 수 있는지를 알려주기 때문입니다

- 주어진 RTL 코드를 CADENCE EDA 툴을 활용하여 어떻게 GDS까지 만들어낼 수 있는지를 다루기 때문입니다

- 설계에 꼭 필요한 CADENCE GPDK를 어떻게 사용할 수 있는지 다루기 때문입니다.

- 거의 모든 챕터가 실습을 포함하고 있으며, 어려운 이론 대비 쉬운 실습 자료를 제공하기 때문입니다.

이 책은 초보자 및 초/중급 레벨을 대상으로 하였습니다. 두 권으로 기획하여 1년(2학기) 정도의 기간에 디지털 칩 설계 전체인 RTL-to-GDS를 경험할 수 있도록 하였습니다. 본 책 Vol. 2은 Back-End를 담았는데, Auto PnR부터 마지막 과정까지를 소개할 예정입니다. 특히 마지막에는 팬텀 셀이 아닌 Real GDS를 적용하여 Fab에 들어가기 전의 실제적인 모습까지 확인할 수 있습니다. 목차별 간단한 소개는 아래와 같습니다.

- 1장을 통해 Back-End 설계의 전체적인 과정과 실습 준비 과정을 담았습니다.

- 2장은 PnR을 위한 데이터 준비 과정을 다루었습니다.

- 3장은 PnR 과정 중에서 Innovus 툴의 Read-In과 Floorplan을 소개합니다.

- 4장은 PnR 과정 중에서 Powerplan을 소개합니다.

- 5장은 PnR 과정 중에서 Place를 진행합니다.

- 6장은 PnR 과정 중에서 CTS를 다룹니다.

- 7장은 PnR 과정 중에서 Route 과정입니다.

- 8장은 PnR 과정 중에서 Chip Finish를 진행합니다.

- 9장은 Conformal 툴로 진행하는 Post-Layout Equivalence Check 과정입니다.

- 10장은 Tempus 툴로 진행하는 Post-Layout STA 과정입니다.

- 11장은 Engineering Change Order(ECO) 과정입니다.

12장은 Post-Layout Simulation 과정입니다.

- 13장은 Merge를 통한 Physical 디자인 완성을 다루고 있습니다.

디지털 반도체 분야는 초보자에게 상당히 높은 문턱이 있는 것 같습니다. 리눅스를 다룰 수 있어야 하고, 전문 툴에 대한 라이선스를 구비 해야 하고, 많은 툴을 구동할 수 있어야 합니다. 또한 디지털 라이브러리에 대하여 이해해야 하고, 만들고자 하는 칩의 스펙을 Constraint, SDC 파일로 기술할 수 있어야 합니다. 처음 입문하는 사람이 많은 시간을 들여 이해해야만 하는 내용을 텍스트와 그림만으로 이해시키려는 것이 큰 도전 과제였지만 최대한 문턱을 낮추어 보고자, 쉽게 풀어보고자 노력했습니다. 이 책을 통해 독자들이 자신만의 칩 설계를 완성할 수 있을 것이니, 디지털 설계에 관심 있는 분들에게 도움이 되기를 바랍니다.

저조차도 CADENCE 툴을 공부해야 하는 상황이어서 고민이 많았지만, 함께 공부하고 논의했던 학생들, 아니 Co-worker 들이 있었기에 가능했다고 생각합니다. 그들 역시 리눅스도 모르는 초보자였지만, 열정을 가지고 문턱을 넘는 순간 함께 일할 수 있는 엔지니어로서의 가능성을 보여주어 깜짝 놀랐던 순간이 많았습니다. 하고자 하면 못할 것이 없다는 것을 확인시켜 준 한국폴리텍대학 반도체융합캠퍼스 반도체설계과의 김도우 학과장님 이하 김홍래, 박세준, 김건욱, 황혜민에게 마음 깊은 감사를 보냅니다. 고맙습니다. 우리의 뜨거웠던 2학기와 겨울 방학을 잊지 못할 것입니다.

이 책을 집필하는데는 Arm 사의 AAA(Arm Academic Access)프로그램이 큰 도움이 되었습니다.

It was also produced with IP support from Arm through its AAA (Arm Academic Access) program.

책을 쓰는데 가이드를 주고 집필 허가를 해 준 Arm 사의 David Llewellyn, Becky Ellis 이하 많은 분들께 감사의 말씀을 전합니다.

또한 이 책의 집필을 제안해주시고 케이던스 툴과 서버를 지원해주신 나인플러스아이티(주)의 박현찬 대표님과 이하 임직원분들께도 깊은 감사의 마음을 전합니다. 많이 부족한 저에게 기회를 주셨고, 결과물이 나올 때까지 물심양면 도와주셨습니다. 그리고 우승안 팀장님과 정윤혁 사원님, 고개 숙여 마음을 전합니다. 이 작은 책이 앞으로 우리 모두의 큰 성장에 좋은 계기가 되기를 기원하겠습니다.

제 1 장 : Back-End 설계의 소개 및 준비하기

1.1 반도체 설계와 본 교재의 범위 및 학습 목표

1.2 디지털 설계 Flow

1.3. Back-End 설계 소개

1.4 Arm Academic Access(AAA) 프로그램과 Arm IP 다운로드

1.5 Back-End 설계를 위한 준비

1.6 실습 : 실습 파일 준비 및 중요 파일 분석

제 2 장: Auto PnR (1) - 입력 파일 준비

2.1 실습 환경 준비

2.2 입력 파일 소개

2.3 입력 파일 준비 및 검증

제 3 장: Auto PnR (2) - Init Design

3.1 Design Import 및 검증

3.2 Floorplan 소개

3.3 Floorplan 진행

제 4 장: Auto PnR (3) - Powerplan

4.1 Powerplan 소개

4.2 Powerplan 진행

제 5 장: Auto PnR (4) - Placement

5.1 Placement 개요

5.2 Placement 최적화 기법

5.3 Placement 실행 및 검증

제 6 장: Auto PnR (5) - Clock Tree Synthesis(CTS)

6.1 CTS 개요

6.2 HFN(High Fanout Net) 처리

6.3 CTS 실행 및 검증

제 7 장: Auto PnR (6) - Routing 및 Power Analysis

7.1 Routing 개요

7.2 Routing 세부 단계

7.3 Routing 실행 및 검증

7.4 Power Analysis

제 8 장: Auto PnR (7) - Chip Finish 및 결과 출력

8.1 Chip Finish

8.2 PnR 결과 파일 출력

8.3 전체 플로우 자동화하기

제 9 장: Post-Layout Equivalence Check

9.1 Post-Layout Equivalence Check 개요 및 목적

9.2 Conformal 환경 구성

9.3 Post-Layout EC 실행

9.4 요약 및 본 장을 통한 기대 효과

제 10 장: RC Extraction 및 Post-Layout STA

10.1 RC Extraction과 Post-Layout STA 소개

10.2 기본 STA 실행 — 이상 없음을 증명하기

10.3 ECO를 위한 STA — 아픈 디자인의 진단과 처방

10.4 Practice 2 — ECO 후 재확인에서 사용할 것

10.5 요약 및 본 장을 통한 기대 효과

제 11 장: Engineering Change Order(ECO)

11.1 ECO 개요

11.2 Innovus에서 ECO 적용 및 Incremental Route

11.3 ECO 반복 및 수렴

제 12 장: Post-Layout Simulation

12.1 Post-Layout Simulation 개요

12.2 Post-Layout Simulation 수행

제 13 장: Merge를 통한 Physical 디자인 완성

13.1 Merge 과정 소개

13.2 Cadence Virtuoso를 이용한 Merge

13.3 최종 디자인 완성